高吞吐量低存储量的LDPC码译码器FPGA实现

作     者：张桂华 张善旭 李颖 ZHANG Gui-hua;ZHANG Shan-xu;LI Ying

作者机构：西安电子科技大学电子工程学院陕西西安710071 西安电子科技大学综合业务网理论及关键技术国家重点实验室陕西西安710071 

基　　金：国家863计划资(2006AA01Z267) 国家部委预研基金资助(XXXXA24080106DZ0144) 

出 版 物：《西安电子科技大学学报》 (Journal of Xidian University)

年 卷 期：2008年第35卷第3期

页      码：427-432页

摘      要：针对规则(r,c)-LDPC码,设计了一种基于Turbo结构的FPGA译码实现算法,采用多路并行译单帧数据,多帧并行译码的结构,具有收敛速度快和存储量低的特点.为实现多路并行译单帧数据,首先将LDPC码划分成几个超码,并对每个超码内的单校验码采用并行BCJR算法.同时,为简化并行BCJR译码时的内部结构和控制单元的复杂度,提出一种修正的分圆陪集构造方法.在具体实现中,采用了3帧并行译码的结构来进一步提高吞吐量.对一个码长为1 600,规则(3,5)-LDPC码,用Altera公司的StratixEP1S25 FPGA芯片设计了译码器,在主频40 MHz条件下采用20次迭代,可使吞吐量达50 Mbit/s.

主 题 词：LDPC码 译码器 Turbo结构译码算法 

学科分类：07[理学] 08[工学] 070104[070104] 081101[081101] 0701[理学-数学类] 0811[工学-水利类] 

核心收录：

D　O　I：10.3969/j.issn.1001-2400.2008.03.009

馆 藏 号：203100374...