基于CTGAL电路的并行前缀加减法器设计

作     者：徐建 汪鹏君 XU Jian;WANG Peng-jun

作者机构：宁波大学电路与系统研究所浙江宁波315211 

基　　金：国家自然科学基金(60776022) 浙江省科技计划资助项目(2008C21166) 浙江省"新苗人才计划"项目(2007g60g2070057) 浙江省教育厅重点科研项目(20061666) 

出 版 物：《华东理工大学学报（自然科学版）》 (Journal of East China University of Science and Technology)

年 卷 期：2008年第34卷第5期

页      码：740-744页

摘      要：通过对钟控传输门绝热逻辑(Clocked Transmission Gate Adiabatic Logic,CTGAL)电路和加法器电路的研究,提出了一种基于CTGAL电路的绝热并行前缀加减法器设计方案。对依据此方案设计的几种并行前缀加减法器进行计算机模拟、分析和比较,结果表明:Ladner-Fischer并行前缀加减法器更适合用CTGAL电路实现,且与利用PAL-2N(Pass-transistor Adiabatic Log-ic-2NMOS)电路设计的绝热并行前缀加减法器相比,该加减法器的每个周期平均节省能耗约56%。

主 题 词：CTGAL电路 加减法器 低功耗 电路设计 

学科分类：080902[080902] 0809[工学-计算机类] 08[工学] 

核心收录：

D　O　I：10.14135/j.cnki.1006-3080.2008.05.022

馆 藏 号：203101769...