基于SystemVerilog的向量存储器验证方法

作     者：徐沛文 陈海燕 陈书明 燕世林 

作者机构：国防科学技术大学计算机学院长沙410073 

基　　金：国家自然科学基金项目(61303065) 国防科学技术大学科研计划基金项目(JC13-06-02) 教育部高等学校博士学科点专项科研基金项目(20134307120028) 

出 版 物：《计算机研究与发展》 (Journal of Computer Research and Development)

年 卷 期：2014年第51卷第S1期

页      码：239-244页

摘      要：随着半导体工艺的发展,片上存储器的设计容量和复杂度日益增长,传统的功能验证方法面临着验证完备性、可重用性、效率和可靠性等方面挑战.针对自主设计的某16路SIMD结构的大容量向量存储器(vector memory,VM)覆盖率驱动的验证方法进行研究,基于SystemVerilog验证方法学,采用层次化建模方法搭建了高效的VM验证平台,在较高抽象层次上实现了带约束的随机激励,结合SVA断言技术对向量存储器向量读访存流水线的同步与提交状态实时监控,保证了关键时序逻辑功能验证的完备性、正确性,有效提高了验证效率.最终模块级验证结果表明,定向激励和随机激励相结合能较快达到理想的代码覆盖率.

主 题 词：验证 SystemVerilog 向量存储器 断言 覆盖率 

学科分类：08[工学] 081201[081201] 0812[工学-测绘类] 

核心收录：

馆 藏 号：203101784...