FPGA/CPLD的管脚设置对信号完整性的影响分析研究

作     者：郭利文 邓月明 莫晓山 GUO Liwen;DENG Yueming;MO Xiaoshan

作者机构：富士康科技集团鸿富锦精密工业(深圳)有限公司广东深圳518109 湖南师范大学物理与信息科学学院湖南长沙410081 湖南省计量检测研究院湖南长沙410014 

基　　金：全国工程专业学位研究生教育自选课题(2014-JY-074) 湖南省普通高校教学改革研究项目(湘通教401号) 湖南省普通高校实践教学建设项目(湘教通(2013)295号) 湖南省自然科学基金资助项目(13JJ6031)的资助 湖南师范大学第三批产学研合作示范基地项目(20140616-01) 

出 版 物：《现代电子技术》 (Modern Electronics Technique)

年 卷 期：2015年第38卷第17期

页      码：61-64页

摘      要：随着FPGA以及CPLD在现代电子线路中的出现和使用越来越多,同时电子器件的集成度越来越高、速度越来越快,对电路的稳定性有着越来越严苛的要求,在硬件上表现为对系统电源完整性和信号完整性的严苛要求。从信号完整性的角度出发,通过分析硬件工程师和FPGA/CPLD软件设计工程师容易疏忽的问题,以Altera Cyclone IV系列FPGA进行重点研究,从硬件的角度确保FPGA/CPLD系统的稳定性和鲁棒性。

主 题 词：FPGA CPLD 时序 信号完整性 

学科分类：08[工学] 080401[080401] 0804[工学-材料学] 080402[080402] 

D　O　I：10.16652/j.issn.1004-373x.2015.17.018

馆 藏 号：203101914...