用Verilog HDL实现基于FPGA的通用分频器的设计

作     者：罗浩 许艳 仲佳嘉 Luo Hao;Xu Yan;Zhong Jiadia

作者机构：江西理工大学应用科学学院江西赣州341000 武汉理工大学信息学院湖北武汉430070 江西赣州供电公司通信自动化分公司江西赣州341000 

出 版 物：《科技广场》 (Science Mosaic)

年 卷 期：2008年第10期

页      码：215-216页

摘      要：在数字逻辑电路设计中,常常遇到一些对时钟分频的需求。本文实现了一种基于FPGA的软件化的分频方法,通过对不同的Verilog HDL语言程序语句进行比较分析和仿真综合。

主 题 词：数字逻辑电路设计 分频器 FPGA Verilog HDL 

学科分类：08[工学] 0835[0835] 081202[081202] 0812[工学-测绘类] 

D　O　I：10.3969/j.issn.1671-4792.2008.10.076

馆 藏 号：203102510...