Viterbi译码器逻辑设计及Verilog实现

作     者：向舜然 

作者机构：重庆城市管理职业学院重庆401331 

出 版 物：《电子制作》 (Practical Electronics)

年 卷 期：2015年第23卷第7X期

页      码：32-33页

摘      要：本文首先分析了卷积码编码和维特比译码的原理以及影响维特比译码的软判决的概念,然后针对维特比译码进行设计,分别有BMU单元的设计、ACS单元设计、PMU单元设计、SMU的设计并针对这些模块进行了一些优化。最后通过分析代码的通用性对代码进行了一些调整。在实际的代码编写中运用了matlab建立M文件实现卷积码编码和维特比解码的过程,按照matlab的M文件重新建立Verilog模块。最后通过仿真对比Verilog的输出与M文件的输出来检测代码的正确性。

主 题 词：维特比 matlab Verilog 

学科分类：07[理学] 08[工学] 070104[070104] 081101[081101] 0701[理学-数学类] 0811[工学-水利类] 

D　O　I：10.16589/j.cnki.cn11-3571/tn.2015.14.031

馆 藏 号：203102871...