基于改进的Booth编码和Wallace树的乘法器优化设计

作     者：石敏 王耿 易清明 Shi Min;Wang Geng;Yi Qingming

作者机构：暨南大学信息科学技术学院广东广州510632 

基　　金：广东省工程技术研究中心项目(2012gczx A003) 

出 版 物：《计算机应用与软件》 (Computer Applications and Software)

年 卷 期：2016年第33卷第5期

页      码：13-16页

摘      要：针对当前乘法器设计难于兼顾路径延时和版图面积的问题,设计一种新型的32位有符号数乘法器结构。其特点是:采用改进的Booth编码,生成排列规则的部分积阵列,所产生的电路相比于传统的方法减小了延时与面积;采用由改进的4-2压缩器和3-2压缩器相结合的新型Wallace树压缩结构,将17个部分积压缩为2个部分积只需经过10级异或门延时,有效地提高了乘法运算的速度。设计使用FPGA开发板进行测试,并采用基于SMIC 0.18μm的标准单元工艺进行综合,综合结果显示芯片面积为0.1127 mm^2,关键路径延时为3.4 ns。实验结果表明,改进后的乘法器既减少了关键路径延时,又缩小了版图面积。

主 题 词：乘法器 Booth编码 部分积阵列 Wallace树 

学科分类：08[工学] 081201[081201] 0812[工学-测绘类] 

D　O　I：10.3969/j.issn.1000-386x.2016.05.004

馆 藏 号：203105443...