基于OpenCL的3DES算法FPGA加速器

作     者：吴健凤 郑博文 聂一 柴志雷 WU Jianfeng;ZHENG Bowen;NIE Yi;CHAI Zhilei

作者机构：江南大学人工智能与计算机学院江苏无锡214122 江南大学物联网工程学院江苏无锡214122 数学工程与先进计算国家重点实验室江苏无锡214215 

基　　金：国家自然科学基金(61972180) 数学工程与先进计算国家重点实验室开放基金(2018A04) 

出 版 物：《计算机工程》 (Computer Engineering)

年 卷 期：2021年第47卷第12期

页      码：147-155,162页

摘      要：在数字货币、区块链、云端数据加密等领域,传统以软件方式运行的数据加解密存在计算速度慢、占用主机资源、功耗高等问题,而以Verilog/VHDL等方式实现的现场可编程门阵列(FPGA)加解密系统又存在开发周期长、维护升级困难等问题。针对3DES算法,提出一种基于OpenCL的FPGA加速器设计方案。设计具有48轮迭代的流水并行结构,在数据传输模块中采用数据存储调整、数据位宽改进策略提高内核实际带宽利用率,在算法加密模块中采用指令流优化策略形成流水线并行架构,同时采用内核矢量化、计算单元复制策略进一步提高内核性能。实验结果表明,该加速器在Intel Stratix 10 GX2800上可获得111.801 Gb/s的吞吐率,与Intel Core i7-9700 CPU相比性能提升372倍,能效提升644倍,与NvidiaGeForce GTX 1080Ti GPU相比性能提升20%,能效提升9倍。

主 题 词：OpenCL框架 现场可编程门阵列 加解密算法 3DES算法 流水并行结构 

学科分类：08[工学] 0839[0839] 081201[081201] 0812[工学-测绘类] 

D　O　I：10.19678/j.issn.1000-3428.0059799

馆 藏 号：203106578...