一种使用相位合成结构的多相位输出全数字DLL电路

作     者：孙昊鑫 洪钦智 管武 梁利平 SUN Haoxin;HONG Qinzhi;GUAN Wu;LIANG Liping

作者机构：中国科学院微电子研究所北京100029 中国科学院大学北京100049 

基　　金：国家重点研发计划(2018YFB2201502)资助 

出 版 物：《中国科学院大学学报（中英文）》 (Journal of University of Chinese Academy of Sciences)

年 卷 期：2022年第39卷第2期

页      码：283-288页

摘      要：针对传统多相位DLL(delay locked loop,DLL)电路存在的大面积、高功耗、设计周期长、不便于移植到其他工艺等缺点,提出一种产生多时钟相位输出的全数字延迟锁相环(all-digital delay locked loop,ADDLL)电路。该电路在SMIC 55 nm CMOS标准工艺下基于标准单元设计实现。使用相位合成模块产生多相位输出,可以通过级联更多相位合成模块产生更多输出相位。与传统多相位DLL电路相比,ADDLL电路面积更小、功耗更低,且采用标准单元设计,可以减少设计周期。后仿真测试结果表明,该DLL能够产生21个不同相位的输出信号,工作频率范围为860 MHz~1.04 GHz,面积为0.0017 mm^(2),供电电压为1.2 V时功耗为2.66 mW,分辨率为13 ps。

主 题 词：全数字延迟锁相环 相位合成模块 基于标准单元设计 小面积 低功耗 

学科分类：080903[080903] 0809[工学-计算机类] 08[工学] 

核心收录：

D　O　I：10.7523/j.ucas.2020.0010

馆 藏 号：203108985...