基于FPGA的全数字锁相环设计与实现

作     者：赵秋明 闭宇铭 

作者机构：桂林电子科技大学信息与通信学院广西桂林541004 

基　　金：广西信息与通信技术重点实验室基金资助项目(PS090149) 

出 版 物：《信息通信》 (Information & Communications)

年 卷 期：2012年第25卷第3期

页      码：60-61页

摘      要：针对模拟锁相环抗干扰能力差、可靠性不高,生产成本过高的弱点,采用Verilog编程语言,通过Quartus ii软件仿真,设计了一款基于FPGA的全数字锁相环。该锁相环能对输入数字信号进行快速地位同步时钟提取,并已经应用于以Altera公司生产的Cyclone iii系列FPGA芯片[1]为核心的软件无线电硬件平台的时钟同步提取当中。

主 题 词：全数字锁相环 Verilog 曼彻斯特码 HDB3码 

学科分类：0831[工学-公安技术类] 08[工学] 0836[0836] 

D　O　I：10.3969/j.issn.1673-1131.2012.03.036

馆 藏 号：203109839...