基于SRT4的整数除法器设计与优化

作     者：卫祥庆 秦水介 WEI Xiangqing;QIN Shuijie

作者机构：贵州省光电子技术及应用重点实验室贵阳550025 贵州大学大数据与信息工程学院贵阳550025 

基　　金：贵州省优秀青年科技人才项目(5650) 贵州省科技人才及人才团队项目(黔科合平台人才5616) 

出 版 物：《微处理机》 (Microprocessors)

年 卷 期：2022年第43卷第2期

页      码：1-5页

摘      要：为改良处理机中除法的算法表现,使用SRT-4实现对SRT-64算法的模拟,用Verilog设计并实现一个整数除法器。设计通过对数据的预处理,以SRT4算法为基础,每个周期3次迭代,等效于基数64位数的递归除法。在商的位选中加入并行中间值,对中间数据处理进行冗余计算。运算的最终延迟通过数位循环数加上一些额外的循环,用于规格化和商位的数据写回,相比SRT-16算法降低硬件的复杂度,缩短运算的时钟周期。通过在SMIC180下的工艺库完成综合仿真,得到面积和时序报告。

主 题 词：SRT-4算法 整数除法 算法优化 迭代 综合 

学科分类：08[工学] 081201[081201] 0812[工学-测绘类] 

D　O　I：10.3969/j.issn.1002-2279.2022.02.001

馆 藏 号：203110176...