高性能众核处理器芯片时钟网络设计

作     者：马永飞 高成振 黄金明 李研 MA Yongfei;GAO Chengzhen;HUANG Jinming;LI Yan

作者机构：上海高性能集成电路设计中心上海201204 

基　　金：“核高基”重大专项“超级计算机处理器研制”(2017ZX01028-101) 

出 版 物：《计算机工程》 (Computer Engineering)

年 卷 期：2022年第48卷第8期

页      码：25-29,36页

摘      要：随着芯片工艺演进与设计规模增加,高性能众核处理器芯片时钟网络设计面临时序和功耗的全方位挑战。为降低芯片时钟网络功耗并缓解时钟网络分布受片上偏差影响导致的时钟偏斜,在H-Tree+MESH混合时钟网络结构的基础上,结合新一代众核处理器芯片面积大及核心时钟网络分布广的特点,基于标准多源时钟树设计策略构建多源时钟树综合(MRCTS)结构,通过全局H-Tree时钟树保证芯片不同区域间时钟偏斜的稳定可控,利用局部时钟树综合进行关键路径的时序优化以实现时序收敛。实验结果表明,MRCTS能在保证时钟延时、时钟偏斜等性能参数可控的基础上,有效降低时钟网络的负载和功耗,大幅压缩综合子模块的布线资源,加速关键路径的时序收敛,并且在相同电源电压和时钟频率的实测条件下,可获得约22.15%的时钟网络功耗优化。

主 题 词：高性能众核处理器芯片 时钟网络 时钟功耗 时钟偏斜 多源时钟树综合 

学科分类：12[管理学] 1201[管理学-管理科学与工程类] 08[工学] 081201[081201] 0812[工学-测绘类] 

D　O　I：10.19678/j.issn.1000-3428.0062378

馆 藏 号：203113898...