实用计数器的VHDL与Verilog HDL行为建模对比研究

作     者：杨云海 章芬芬 YANG Yunhai;ZHANG Fenfen

作者机构：韶关学院信息工程学院广东韶关512005 

基　　金：韶关学院2021年教考分离试题库建设项目(SYJK202109136) 

出 版 物：《现代信息科技》 (Modern Information Technology)

年 卷 期：2022年第6卷第15期

页      码：63-66页

摘      要：EDA是数字电子电路设计的一种重要方法。在EDA设计过程中,使用HDL对电路进行建模,是一种常用的方法,HDL模型也成为了EDA设计输入的一种重要的方式。目前,使用较为广泛的HDL包括有:VHDL和Verilog HDL。计数器是一种被经常使用的数字电路,很多设计都会把计数器作为电路模块进行引用。因此,研究使用VHDL和Verilog HDL的行为描述语句实现实用计数器的方法,对于更好地使用HDL开展数字电子电路设计有一定的指导意义。

主 题 词：电子设计自动化 硬件描述语言 数字电路 计数器 行为建模 

学科分类：08[工学] 0835[0835] 081202[081202] 0812[工学-测绘类] 

D　O　I：10.19850/j.cnki.2096-4706.2022.15.017

馆 藏 号：203114482...