FPGA设计视时序为一切

作     者：Angela Sutton Paul Owens 

作者机构：Synopsys公司FPGA产品部 Synopsys公司 

出 版 物：《中国电子商情》 (China Electronic Market)

年 卷 期：2014年第12期

页      码：43-46页

摘      要：当FPGA设计无法满足时序性能目标时,其原因可能并不明显。解决方案不仅取决于FPGA实现工具为满足时序要求而优化设计的能力,还取决于设计人员指定前方目标,诊断并隔离下游时序问题的能力。目前,设计人员掌握了一些使用技巧,可以帮助您设置时钟。通过Synopsys Synplify Premier等工具正确设置时序约束,然后调整参数,以满足赛灵思FPGA设计的性能目标。

主 题 词：性能目标 Premier 时序性 Synopsys 赛灵思 综合工具 时序要求 时钟树 综合软件 有 

学科分类：080902[080902] 0809[工学-计算机类] 08[工学] 

D　O　I：10.3969/j.issn.1006-6675.2014.12.015

馆 藏 号：203115153...