基于相位合成的时钟50%占空比调节电路设计

作     者：何小威 陈亮 冀蓉 李少青 曾献君 HE Xiao-wei;CHENG Liang;JI Rong;LI Shao-qing;ZENG Xian-jun

作者机构：国防科技大学计算机学院湖南长沙410073 

基　　金：国家自然科学基金(No.60676016) 

出 版 物：《电子学报》 (Acta Electronica Sinica)

年 卷 期：2007年第35卷第8期

页      码：1572-1576页

摘      要：本文介绍了采用纯数字相位合成法设计的高性能时钟50%占空比调节电路PB-DCC（Phase-Blending Du-ty-Cycle Corrector）.相比于传统的占空比调节方式,此电路通过采用SMD（Synchronous Mirror Delay）技术具有较强的抗PVT（Process,Voltage and Temperature）变化的能力,输出时钟和原时钟完全同步和较快的调节速度等特点.经0.13μmCMOS工艺版图实现后HSPICE模拟表明,该占空比调节电路对占空比在10%-90%范围内的400MHz时钟能在4个周期内完成调节,输出时钟占空比为48%-52%.

主 题 词：占空比调节 相位合成 SMD技术 PVT HSPICE模拟 

学科分类：080903[080903] 0809[工学-计算机类] 08[工学] 

核心收录：

D　O　I：10.3321/j.issn:0372-2112.2007.08.029

馆 藏 号：203117838...