一种高效、可重构的二—十进制转码器设计

作     者：王庆春 何晓燕 万长兴 WANG Qing-chun;HE Xiao-yan;WAN Chang-xing

作者机构：安康学院电子与信息技术研究中心陕西安康725000 

基　　金：基金申请人:王庆春 项目名称:H.264/AVC视频编码器的分数像素插值算法研究与硬件实现 基金颁发部门:陕西省教育厅(07JK176) 

出 版 物：《微计算机信息》 (Control & Automation)

年 卷 期：2010年第26卷第17期

页      码：142-144页

摘      要：文中针对二—十进制(BCD)转码器的FPGA实现目标,提出了一种高效、易于重构的转码器设计方法.并在FPGA(Altera EP1K30QC208-2)开发板上成功地实现了该设计,验证结果表明;和其它4种方法实现的12-bit二—十进制转码器相比,这种设计不但能节约实现代价(逻辑单元LEs);而且也能减小电路的路径延迟。

主 题 词：二一-十进制(BCD)转码器 SOPC IP核 逻辑单元(LEs) 路径延迟(Tpd) 

学科分类：0810[工学-土木类] 08[工学] 081001[081001] 

D　O　I：10.3969/j.issn.2095-6835.2010.17.059

馆 藏 号：203118001...