高性能全加器电路版图优化设计研究

作     者：郭佳兴 王金梅 韩国英 GUO Jiaxing;WANG Jinmei;HAN Guoying

作者机构：宁夏大学物理与电子电气工程学院宁夏银川750021 西北工业大学公共政策与管理学院陕西西安710072 

基　　金：国家自然科学基金(52167006) 宁夏自然科学基金(2019AAC03027) 宁夏回族自治区重点研发项目(2020BDE03003) 

出 版 物：《宁夏电力》 (Ningxia Electric Power)

年 卷 期：2023年第2期

页      码：51-58页

摘      要：在现有全加器研究基础上,提出一种高性能全加器改进电路(improved full adder circuit,IFAC),通过改进全加器电路结构,优化电路元件工作数量,旨在提升加法器逻辑功能与运行状态。采用Candence软件搭载130 nm芯片锻造工艺,引入欧拉路径快速判寻法设计其电路版图,验证版图规则的合理性,并利用版图验证工具Dracula对电路进行仿真测试,结果表明本文所设计的全加器较常规全加器在处理复杂网络精确度、传输延迟时间、低功耗稳定运行及芯片面积方面有所提升。

主 题 词：欧拉路径快速判寻法 全加器改进电路(improved full adder circuit,IFAC) 纳米工艺 Candence 芯片面积 

学科分类：080804[080804] 080805[080805] 0808[工学-自动化类] 08[工学] 

D　O　I：10.3969/j.issn.1672-3643.2023.02.009

馆 藏 号：203122150...