一种低抖动时钟稳定电路的抖动分析仿真

作     者：胡亚群 刘威 HU Yaqun;LIU Wei

作者机构：武汉大学物理科学与技术学院湖北武汉430072 湖北珞珈实验室湖北武汉430072 武汉大学深圳研究院广东深圳518057 

基　　金：科技助力经济2020重点专项(SQ2020YFF0426493) 武汉市应用基础前沿项目(2019010701011386) 深圳市知识创新计划基础研究项目(JCYJ20180302173424902) 

出 版 物：《电子设计工程》 (Electronic Design Engineering)

年 卷 期：2023年第31卷第13期

页      码：1-5页

摘      要：流水线型模数转换器(Pipeline ADC)中采样时钟的占空比和抖动(jitter)会对Pipeline ADC的有效位数以及信噪比有着显著的影响。因此,该文提出一种包含时钟缓冲器、时钟沿合成电路、RC积分检测器和可控电流源反相器的低抖动时钟占空比调整电路,并对电路抖动设计及其仿真方式做了具体阐述。该电路基于TSMC 0.18μm CMOS工艺设计,经过版图后仿真后,结果表明,该电路能将20~150 MHz频率范围内、占空比为20%~80%之间的输入时钟精确调整到50%占空比,精度在±1%,输出时钟下降沿附加抖动在150 fs以内。将其应用在16 bit、80 MHz Pipeline ADC中,ADC输入信号为200 MHz时,系统信噪比能够达到71 dB。

主 题 词：流水线型模数转换器 时钟占空比调整器 抖动 相位噪声 

学科分类：080903[080903] 0809[工学-计算机类] 08[工学] 

D　O　I：10.14022/j.issn1674-6236.2023.13.001

馆 藏 号：203122384...