具有预加重作用的10 Gbps发送端设计

作     者：王雷 刘涛 陈鑫 张颖 WANG Lei;LIU Tao;CHEN Xin;ZHANG Ying

作者机构：南京航空航天大学电子信息工程学院江苏南京211106 

基　　金：模拟集成电路重点实验室基金项目(61428020304) 国家自然科学基金项目(61106029,61701228) 航空科学基金(20180852005) 

出 版 物：《电子器件》 (Chinese Journal of Electron Devices)

年 卷 期：2023年第46卷第3期

页      码：608-614页

摘      要：针对10 Gbps高速SerDes发送端信号完整性问题,对关键模块进行优化设计,包括高速串行器、前馈均衡电路(FFE)、电流数模转换器(IDAC)控制电路等。为降低时钟性能的要求,对传统电流模逻辑(CML)串行器进行改进,通过调整时钟占空比的方法,设计四分之一速率的串行器,并依次更替控制输入数据的等相位差时钟,可以得到FFE所需的多路延迟数据。为了均衡由于信道的各种非理想因素产生的信号频率上的衰减,采用IDAC控制抽头系数的三抽头前馈均衡器对线路衰减进行均衡,提出使用MATLAB对信道衰减进行建模,并以此来设计滤波器的方法,快速简便确定抽头系数,将抽头系数映射到IDAC的不同控制位从而获得针对不同信道衰减的FFE。最终,设计基于TSMC 28nm CMOS工艺实现。仿真结果显示数据传输达10 Gbps时高速串行器逻辑正常,数据眼图良好,输出抖动在0.09 UI,满足高速背板通信电路的标准。

主 题 词：多通道高速串行器 高速SerDes 前馈均衡器 电流数模转换器 

学科分类：0810[工学-土木类] 080902[080902] 0809[工学-计算机类] 08[工学] 081001[081001] 

D　O　I：10.3969/j.issn.1005-9490.2023.03.005

馆 藏 号：203122608...