一种基于55nm工艺的超前进位加法器设计

作     者：周冉冉 周文宸 王永 ZHOU Ran-ran;ZHOU Wen-chen;WANG Yong

作者机构：山东大学微电子学院 

出 版 物：《中国集成电路》 (China lntegrated Circuit)

年 卷 期：2023年第32卷第8期

页      码：49-53页

摘      要：加法器作为数字电路中的重要组件,其计算速度对系统性能至关重要。本文对加法器电路进行了深入研究,基于4进制Kogge-Stone树结构和多相时钟控制改进后的多米诺动态电路,设计了一种64位超前进位加法器,并完成全定制版图设计。该加法器采用55nm CMOS工艺,在3.7 GHz的时钟频率下,关键路径延时为372 ps,平均功耗为24.47 mW,功耗延时积为9.1 pJ,版图总面积约为29482μm2。这些结果显示,所提出的设计方案在性能方面取得了显著的改进。它不仅提高了加法器电路的计算速度,还有效降低了功耗和占用的芯片面积。

主 题 词：加法器 Kogge-Stone 超前进位 

学科分类：080903[080903] 0809[工学-计算机类] 080902[080902] 08[工学] 

D　O　I：10.3969/j.issn.1681-5289.2023.08.010

馆 藏 号：203123305...