基于FPGA的卷积神经网络硬件加速器设计

作     者：江瑜 朱铁柱 蒋青松 丁晓文 张栋丞 李新澳 JIANG Yu;ZHU Tiezhu;JIANG Qingsong;DING Xiaowen;ZHANG Dongcheng;LI Xin’ao

作者机构：淮阴工学院电子信息工程学院江苏淮安223003 淮阴工学院江苏省湖泊环境遥感技术工程实验室江苏淮安223003 

基　　金：淮安市自然科学研究项目(HAB202228) 国家自然科学基金青年基金项目(62205120) 苏州大学放射医学与辐射防护国家重点实验室资助项目(GZK1202217) 江苏省大学生创新创业训练计划项目(202111049204) 

出 版 物：《电子器件》 (Chinese Journal of Electron Devices)

年 卷 期：2023年第46卷第4期

页      码：973-977页

摘      要：设计了基于卷积神经网络模型的加速器,实现并行化的卷积运算。研究中,完成可卷积神经网络重构硬件加速器搭建,并对加速器架构进行优化,实现在运算过程中对特征图尺寸的动态配置。实验结果表明,该设计在工作时钟频率为250 MHz,推理时间为50 ms,吞吐量峰值运算速度达到142.12 GOPS。发现该系统可以充分地发挥FPGA的低时延和高密度优势。

主 题 词：卷积神经网络 加速器 吞吐量 

学科分类：12[管理学] 1201[管理学-管理科学与工程类] 081104[081104] 08[工学] 0835[0835] 0811[工学-水利类] 081201[081201] 0812[工学-测绘类] 

D　O　I：10.3969/j.issn.1005-9490.2023.04.016

馆 藏 号：203123374...