一种32位高速浮点乘法器设计

作     者：周德金 孙锋 于宗光 ZHOU De-jin;SUN Feng;YU Zong-guang

作者机构：江南大学信息工程学院 

基　　金：国防科技重点实验室基金赞助项目(51433020105DZ6801) 

出 版 物：《电子与封装》 (Electronics & Packaging)

年 卷 期：2008年第8卷第9期

页      码：35-38页

摘      要：文章介绍一种32位浮点乘法器软IP的设计,其部分积缩减部分采用修正Booth算法,部分积加法采用4-2压缩树结构,最终carry、sum形式部分积采用进位选择加法器完成,乘法器可以进行32位浮点数或24位定点数的乘法运算。采用VerilogHDLRTL级描述,采用SMIC0.18μm工艺库进行综合,门级仿真结果表明乘法器延时小于4.05ns。

主 题 词：浮点乘法器 Booth编码 4-2压缩器 进位选择加法器 

学科分类：080902[080902] 0809[工学-计算机类] 08[工学] 

D　O　I：10.3969/j.issn.1681-1070.2008.09.010

馆 藏 号：203124007...