基于14 nm FinFET工艺的高速串行收发器IP核设计与实现

作     者：唐重林 

作者机构：牛芯半导体(深圳)有限公司上海分公司上海201210 

出 版 物：《科技与创新》 (Science and Technology & Innovation)

年 卷 期：2023年第21期

页      码：1-5页

摘      要：基于SMIC(中芯国际)14 nm CMOS(Complementary Metal Oxide Semiconductor,互补金属氧化物半导体)工艺,设计实现了速率最高可达28 Gb/s的串行收发器IP核(Intellectual Property core,一种具有知识产权的特定电路功能模组)。为了能够处理复杂应用场景,损耗高于30 dB的信号链路,发送端引入了多Tap(抽头系数)的FFE(Feed Forward Equalization,前向反馈均衡器),接收端引入连续线性均衡器和自适应的多Tap数字DFE(Decision Feedback Equalization,判决反馈均衡器),2种均衡相互配合,实现高速传输信号的均衡需求;为了降低功耗,发送器的驱动器避免使用传统的电流模结构,采用新型SST(Source-Series Terminated,源端串联端接)的驱动器结构,实现高速的同时,可以充分利用FinFET(Fin Field-Effect Transistor,鳍式场效应晶体管)的工艺特性,降低功耗且缩小芯片面积。测试表明,该高速串行收发器IP核每通道面积为0.53 mm^(2),每通道功耗为275 mW,发送和接收电气特性均符合协议要求。

主 题 词：高速 串行收发器 均衡 IP核 

学科分类：080903[080903] 0809[工学-计算机类] 08[工学] 

D　O　I：10.15913/j.cnki.kjycx.2023.21.001

馆 藏 号：203124344...