一种65nm CMOS工艺的6-bit时间交替ADC设计

作     者：叶园 YE Yuan

作者机构：武汉商学院武汉430056 

基　　金：湖北高校2015年省级大学生创新训练项目(201511654004) 

出 版 物：《电子器件》 (Chinese Journal of Electron Devices)

年 卷 期：2015年第38卷第5期

页      码：1008-1013页

摘      要：描述了一种改进计时的基于65 nm CMOS工艺的6 bit流水线模数转换器(ADC)实例。采用4个通道均由一个标有刻度的全动态流水线式二分查找(PLBS)架构,并在折叠前端采用基于25%工作周期的计时同步方案,可将ADC转换率提高至3Gsample/s,其功率损耗为4.1 m W。ADC实测结果,在低输入频率条件下测得的无杂散动态范围(SFDR)和信噪失真比(SNDR)分别为44.1 d B和31.2 d B。与类似高速ADC相比,该设计将PLBS架构的速度提高了60%,同时也提高了ADC的功率效率。模数转换器原型核心电路面积为250μm×120μm。

主 题 词：模数转换器(ADC) 互补金属氧化物半导体(CMOS) 数字校准 时间交替 

学科分类：080801[080801] 0808[工学-自动化类] 08[工学] 

D　O　I：10.3969/j.issn.1005-9490.2015.05.009

馆 藏 号：203125888...