基于噪声分析的低抖动全数字锁相环的设计

作     者：邓小莺 杨军 陈鑫 时龙兴 DENG Xiaoying;YANG Jun;CHEN Xin;SHI Longxing

作者机构：东南大学国家专用集成电路系统工程技术研究中心南京210096 

基　　金：国家自然科学基金资助项目(90407009) 

出 版 物：《微电子学》 (Microelectronics)

年 卷 期：2008年第38卷第4期

页      码：600-604页

摘      要：设计了一个用于时钟产生的全数字锁相环（ADPLL），其数控振荡器（DCO）采用9级环形振荡器，每级延迟单元的延迟时间均是可调的，各级倒相器的尺寸经过精确设计。该电路基于SMIC0．13μm CMOS工艺，采用1．2V电源供电，整个芯片的面积为0．13485mm^2。示波器测试结果表明，锁相环的捕获频率范围为100-500MHz，输出频率为202．75MHz时，峰一峰值抖动为133ps，RMS抖动为46ps。

主 题 词：全数字锁相环 时钟产生 数控振荡器 噪声 抖动 

学科分类：11[军事学] 0810[工学-土木类] 1105[1105] 08[工学] 081002[081002] 110503[110503] 

馆 藏 号：203125936...