芯粒集成系统封装I/O高速总线架构设计及实现

作     者：张转转 缪旻 朱仕梁 段晓龙 ZHANG Zhuanzhuan;MIAO Min;ZHU Shiliang;Duan Xiaolong

作者机构：北京信息科技大学信息与通信系统信息产业部重点实验室北京100101 北京信息科技大学光电测试技术及仪器教育部重点实验室北京100192 北京信息科技大学智能芯片与网络研究中心北京100101 

基　　金：国家自然科学基金资助项目(62074017) 

出 版 物：《固体电子学研究与进展》 (Research & Progress of SSE)

年 卷 期：2024年第44卷第1期

页      码：45-49,58页

摘      要：随着集成密度和单片处理速度的不断提升,芯粒集成系统封装(Chiplet SiP)中互连网络日趋复杂且信号与电源完整性、传输能耗问题日趋严重,芯粒与SiP外部的数据交换I/O(Input/Output)容量的提升遭遇瓶颈。为提升芯粒集成度、提高数据传输速率与准确率、降低系统功耗,根据芯粒间通信的最新标准通用芯粒互连技术(Universal chiplet interconnect express, UCIe),利用高速串行计算机扩展总线标准(Peripheral component interconnect express, PCIe)在高速数据存储及传输方面的技术优势,设计出一种芯粒高速I/O通信的架构,并用FPGA验证了此架构的可行性,为UCIe标准的落地提供了一种实现途径。

主 题 词：PCIe 系统芯片 芯粒 系统封装 高速总线 

学科分类：080903[080903] 0809[工学-计算机类] 08[工学] 

D　O　I：10.12450/j.gtdzx.202401009

馆 藏 号：203126124...