FPGA逻辑测试中的器件建模方法

作     者：文全刚 刘志成 王雪瑞 WEN Quangang;LIU Zhicheng;WANG Xuerui

作者机构：吉林大学珠海校区广东珠海519041 湖南铁道职业技术学院湖南株洲412001 中国移动广东珠海分公司广东珠海519041 

出 版 物：《现代电子技术》 (Modern Electronics Technique)

年 卷 期：2006年第29卷第16期

页      码：9-11页

摘      要：在SoC设计中,用户可运用Verilog HDL语言对所需的电路进行描述,从而获得所需要的电路功能。在设计写入FPGA芯片之前,通常运用EDA工具对其逻辑功能进行充分模拟和测试。在测试时要模拟FPGA的支持器件的功能,此时就需要对这些器件进行建模,因而外围器件建模的好坏直接影响FPGA逻辑设计质量。针对FPGA逻辑测试提出了一种器件建模方法以及器件建模的一些规范,并结合实际项目说明了器件建模的基本过程。

主 题 词：FPGA建模 CAM 模拟 S0C设计 Verilog HDL语言 

学科分类：08[工学] 0835[0835] 081202[081202] 0812[工学-测绘类] 

D　O　I：10.3969/j.issn.1004-373X.2006.16.004

馆 藏 号：203126758...