0.18 μm CMOS高集成度可编程分频器的设计

作     者：郑立博 张长春 郭宇锋 方玉明 刘蕾蕾 ZHENG Li-bo;ZHANG Chang-chun;GUO Yu-feng;FANG Yu-ming;LIU Lei-lei

作者机构：南京邮电大学电子科学与工程学院江苏南京210023 东南大学毫米波国家重点实验室江苏南京210096 

基　　金：国家自然科学基金(61076073) 中国博士后科学基金(2012M521126) 江苏省自然科学基金(BK2012435) 东南大学毫米波国家重点实验室开放基金(K201223) 南京邮电大学科研启动金(NY211016)资助项目 

出 版 物：《南京邮电大学学报（自然科学版）》 (Journal of Nanjing University of Posts and Telecommunications：Natural Science Edition)

年 卷 期：2014年第34卷第3期

页      码：75-79页

摘      要：采用标准0.18μm CMOS工艺,提出了一种高集成度可编程分频器。该电路所采用技术的新颖之处在于:基于基本分频单元的特殊结构,对除2/除3单元级联式可编程分频器的关键模块进行改进,将普通的CML型锁存器集成为包含与门的锁存器,从而大大提高了电路的集成度,有效地降低了电路功耗,提升了整体电路速度,并使版图更紧凑。仿真结果表明,在1.8 V电压、输入频率Fin=1 GHz的情况下,可实现任意整数且步长为1的分频比,相位噪声为-173.1 dBc/Hz@1 MHz,电路功耗仅为9 mW。

主 题 词：可编程分频器 除2 除3分频单元 电流模逻辑 相位噪声 

学科分类：080903[080903] 0808[工学-自动化类] 0809[工学-计算机类] 08[工学] 

D　O　I：10.3969/j.issn.1673-5439.2014.03.013

馆 藏 号：203127346...