基于Verilog-A与Matlab的行为描述模型的CDR设计

作     者：徐卫林 吴迪 韦雪明 XU Wei-lin;WU Di;WEI Xue-ming

作者机构：桂林电子科技大学广西精密导航技术与应用重点实验室广西桂林541004 桂林电子科技大学信息与通信学院广西桂林541004 

基　　金：国家自然科学基金项目(61264001 61166004 61161003) 广西自然科学基金项目(2013GXNSFAA019333) 研究生教育创新计划资助项目(GDYCSZ201457) 

出 版 物：《微电子学与计算机》 (Microelectronics & Computer)

年 卷 期：2016年第33卷第6期

页      码：104-108页

摘      要：根据模拟集成电路系统级和行为级快速验证的需求,针对一种穿戴式超宽带射频接收前端的500 Mbps的时钟数据恢复电路(CDR)进行设计.传统CDR的Verilog-A模型一般是基于理想环路进行环路参数的分析,误差较大.利用Verilog-A与Matlab进行行为级建模时将电荷泵充放电电流的大小和时间不匹配等非理想因素考虑进来,并进行相位噪声的拟合.行为级和电路级的对比仿真验证了行为级模型的快速性和准确性,并对CDR电路级的设计具有前瞻性的指导意义.

主 题 词：Verilog-A Matlab 行为级 时钟数据恢复 系统仿真 

学科分类：080903[080903] 0809[工学-计算机类] 08[工学] 

D　O　I：10.19304/j.cnki.issn1000-7180.2016.06.024

馆 藏 号：203127436...