基于CNFET电路段内关键门的全局布局算法

作     者：田康林 赵康 Tian Kanglin;Zhao Kang

作者机构：北京邮电大学理学院北京100876 北京邮电大学集成电路学院北京100876 

基　　金：国家重点研发计划资助(2022YFB2901100) 

出 版 物：《计算机辅助设计与图形学学报》 (Journal of Computer-Aided Design & Computer Graphics)

年 卷 期：2024年第36卷第3期

页      码：464-472页

摘      要：针对传统硅基电路布局算法在碳纳米管(CNT)密度变化的碳纳米管场效应晶体管(CNFET)电路上表现出时序良率不高的问题,提出一种基于段内关键门的全局布局算法.首先自底向上逐级分析电路各个层级,依次建立门延迟、门树延迟模型,在此基础上结合CNFET电路相关矩阵建立包含延迟均值和方差的段统计延迟模型;然后通过理论分析确定时序良率与段的统计延迟之间的相关关系;最后利用CNFET电路不对称空间相关性,使用网格搜索策略不断迭代调整段内关键门位置,以降低段延迟.在OpenCores中4个测试电路上的实验结果表明,所提算法平均提高了20%的电路时序良率,在执行时间上比CNT密度变化感知的基准方法降低25%,揭示了其在高时序良率要求的大规模电路中应用的潜力.

主 题 词：碳纳米管 碳纳米管场效应晶体管 不对称空间相关性 全局布局算法 

学科分类：08[工学] 080203[080203] 0802[工学-机械学] 

核心收录：

D　O　I：10.3724/SP.J.1089.2024.2023-00070

馆 藏 号：203127956...