一种基于低成本FPGA的高速8B/10B编解码器设计

作     者：陈章进 钟国海 毕卓 

作者机构：上海大学计算中心 上海大学微电子研究与开发中心上海市200072 

基　　金：上海科学技术部项目(No.09530708600和No.09ZR1412000) 上海市国际科技合作基金项(No.09700714000)的资助 

出 版 物：《微计算机信息》 (Control & Automation)

年 卷 期：2012年第28卷第10期

页      码：189-190,480页

摘      要：本文基于Altera低成本FPGA设计并实现了一种高速8B/10B编码解码器,编码器和解码器均采用并行流水线设计,可以作为高速串行总线中的编码器和解码器用于保证直流平衡、提高时钟恢复能力等。在Altera公司软件平台QuartusⅡ上进行的综合和仿真结果表明,将该编解码器应用到基于CycloneⅢ设计的高速SERDES中,可获得超过1.25Gbps的单通道数据率,能够满足高速串行通信要求。

主 题 词：关键字 8B 10B编码 FPGA SERDES 串行总线 

学科分类：08[工学] 081201[081201] 0812[工学-测绘类] 

馆 藏 号：203134593...