BP神经网络图像压缩算法乘累加单元的FPGA设计

作     者：杨隽 周诠 张敏瑞 YANG Jun;ZHOU Quan;ZHANG Minrui

作者机构：西安科技大学通信与信息学院陕西西安710054 中国空间技术研究院西安分院国家级重点实验室陕西西安710000 

基　　金：国家重点实验室基金项目(9140C5305020706) 

出 版 物：《现代电子技术》 (Modern Electronics Technique)

年 卷 期：2009年第32卷第19期

页      码：38-41页

摘      要：提出一种基于三层前馈BP神经网络实现图像压缩算法的方案,该方案采用可重载IP核和VHDL代码相结合的设计方式。对方案中重要单元-乘累加单元进行了FPGA设计,该模块设计采用流水线处理方式,增大了数据吞吐量,减小了系统延时,提高了时钟频率,并完成了该单元的行为级功能仿真。仿真结果验证了FPGA设计的可行性。

主 题 词：FPGA 神经网络 图像压缩 乘累加单元 

学科分类：12[管理学] 1201[管理学-管理科学与工程类] 081104[081104] 08[工学] 0835[0835] 0811[工学-水利类] 0812[工学-测绘类] 

D　O　I：10.16652/j.issn.1004-373x.2009.19.056

馆 藏 号：203149539...