数字延迟锁定环设计技术研究

作     者：任敏华 张伟 徐国强 REN Min-hua;ZHANG Wei;XU Guo-qiang

作者机构：华东计算技术研究所上海200233 

出 版 物：《计算机工程》 (Computer Engineering)

年 卷 期：2007年第33卷第17期

页      码：262-264,272页

摘      要：数字延迟锁定环(DLL)可以产生精确的延迟效果而基本不受工艺、电源和温度等影响,常用来生成稳定的延迟或多相位的时钟信号。该文利用D触发器实现鉴相,给出了一种简洁新颖的数字电路技术的延迟锁定环(DLL)的设计方法。模拟结果表明:该DLL在工作频率范围内支持0°～360°相移,从复位到稳定的时间为2 688个参考时钟周期。在0.35μm SMIC digital CMOS工艺模型下,鉴相精度达到200ps,工作频率范围在23MHz～200MHz。该电路还具有可编程特性。

主 题 词：延迟锁定环 延迟线 鉴相器 相位同步 

学科分类：08[工学] 081201[081201] 0812[工学-测绘类] 

核心收录：

D　O　I：10.3969/j.issn.1000-3428.2007.17.091

馆 藏 号：203150098...