异步Viterbi解码器同步接口的设计

作     者：黑勇 仇玉林 

作者机构：中国科学院微电子中心北京100029 

基　　金：国家自然科学基金资助项目 (No.60 0 760 17) 

出 版 物：《固体电子学研究与进展》 (Research & Progress of SSE)

年 卷 期：2003年第23卷第4期

页      码：459-463页

摘      要：提出了一种利用异步 FIFO ( First In First Out)连接异步逻辑电路与同步逻辑电路的方法 ,并设计实现了相应的异步 FIFO电路 ,作为连接异步 viterbi解码器和其他同步逻辑电路的同步接口。对异步 FIFO的级数与异步 viterbi解码器内部的时序关系进行了分析。用逻辑仿真的动态时序分析表明 ,当同步电路时钟的周期大于 130 ns时 ,具有同步接口的异步 viterbi解码器可以与同步电路正常协同工作。具有简单接口电路的异步解码器 ,既能发挥异步电路功率效率高的优点 。

主 题 词：异步Viterbi解码器 同步接口 设计 FIFO 异步逻辑电路 连接原理 同步逻辑电路 

学科分类：080902[080902] 0809[工学-计算机类] 08[工学] 

核心收录：

D　O　I：10.3969/j.issn.1000-3819.2003.04.015

馆 藏 号：203155894...