一种高性能乘法器生成器的设计

作     者：王田 陈健 付宇卓 

作者机构：上海交通大学芯片与系统研究中心上海200030 

基　　金：国家"863"计划基金资助项目(2002AA1Z) 

出 版 物：《计算机工程》 (Computer Engineering)

年 卷 期：2004年第30卷第21期

页      码：41-43,63页

摘      要：全新的基于全定制传输门结构42压缩高性能乘法生成器能根据用户输入自动产生并行乘法器的Verilog代码,并对WallaceTree的连线进行了优化.最后在末级加法器阶段,生成器能根据到达的时延不同自动选择不同加法器最优的分段.在设计某些乘法器时生成器产生的代码综合结果在面积增加10%～20%左右时比Synopsys Design Ware库里相应的乘法器快5%～9%左右.

主 题 词：并行乘法器 全定制 Booth编码 Wallace Tree 部分积压缩 数字信号处理 

学科分类：0810[工学-土木类] 0808[工学-自动化类] 0839[0839] 08[工学] 0835[0835] 0701[理学-数学类] 0811[工学-水利类] 081201[081201] 0812[工学-测绘类] 

核心收录：

D　O　I：10.3969/j.issn.1000-3428.2004.21.018

馆 藏 号：203156335...