Verifier提高验证完备性

作     者：林慧 蒋武 熊熙 李元祝 黄志荣 Lin Hui;Jiang Wu;Xiong Xi;Li Yuanzhu;Huang Zhirong

作者机构：海思半导体技术有限公司广东深圳518129 楷登企业管理有限公司深圳分公司广东深圳518129 中软国际科技服务有限公司深圳分公司广东深圳518129 

出 版 物：《电子技术应用》 (Application of Electronic Technique)

年 卷 期：2016年第42卷第8期

页      码：37-40,43页

摘      要：随着集成电路设计技术的不断发展,电路设计中经常出现一些问题。因此,设计验证技术成为了电路设计中不可或缺的部分。如何提高验证完备性,是验证技术的难题之一。本文介绍了Cadence最新发布的适用于模拟设计的ADE Verifier的工具使用流程,以及根据海思业务需求定制的使用方法。该工具整合了验证工具ADE Explorer和ADE Assembler的特性,完善了模拟电路设计验证流程,解决了模拟设计验证完备性中的问题。

主 题 词：电路设计 验证完备性 ADE verifier 

学科分类：080903[080903] 0809[工学-计算机类] 08[工学] 

D　O　I：10.16157/j.issn.0258-7998.2016.08.007

馆 藏 号：203166552...