可任意设定计算精度的整数除法器的VHDL设计

作     者：朱卫华 郑留平 Zhu Weihua;Zheng Liuping

作者机构：南华大学电气工程学院衡阳421001 

出 版 物：《国外电子测量技术》 (Foreign Electronic Measurement Technology)

年 卷 期：2008年第27卷第2期

页      码：16-18页

摘      要：提出了十进制整数除法的VHDL设计方法。运用有限状态机,通过移位,循环减法,能高速地实现整数除法运算,并能预定计算精度。如果系统时钟为50MHz,进行10位有效位数的十进制除法,其最长运算时间为2.2μs。

主 题 词：整数除法 VHDL 有限状态机 精度 

学科分类：083002[083002] 0830[工学-生物工程类] 08[工学] 09[农学] 0804[工学-材料学] 0903[农学-动物生产类] 0816[工学-纺织类] 081602[081602] 081102[081102] 0811[工学-水利类] 

D　O　I：10.3969/j.issn.1002-8978.2008.02.006

馆 藏 号：203178675...