基于FPGA的二-十进制转码器设计

作     者：王庆春 何晓燕 WANG Qing Chun;HE Xiao Yan

作者机构：安康学院电子与信息技术研究中心陕西安康725000 

基　　金：陕西省教育厅科学研究计划资助项目(07JK176) 安康学院专项科研计划资助项目(AYQDZR0808) 

出 版 物：《微型机与应用》 (Microcomputer & Its Applications)

年 卷 期：2010年第29卷第14期

页      码：72-75页

摘      要：针对二进制转十进制(BCD)转码器的FPGA实现目标,提出了一种高效、易于重构的转码器设计方案。并在FPGA开发板上成功地实现了该设计,验证结果表明,与使用中规模集成电路IP核(SN74185A)实现的7 bit、10 bit和12 bit的转码器相比,本设计可以分别节约28.5%、47.6%和49.6%的硬件实现代价(逻辑单元LEs);同时,电路的路径延迟也分别减少了0.7 ns、2.1 ns和8.9 ns.

主 题 词：二进制转十进制(BCD)转码器 FPGA IP核 逻辑单元(LEs) 路径延迟(Tpd) 

学科分类：08[工学] 081201[081201] 0812[工学-测绘类] 

D　O　I：10.3969/j.issn.1674-7720.2010.14.023

馆 藏 号：203179697...