基于Radix-4实现高速Viterbi译码器设计

作     者：马力 陈泳恩 

作者机构：上海同济大学中德学院通信教研室上海200092 

出 版 物：《通信技术》 (Communications Technology)

年 卷 期：2002年第35卷第3X期

页      码：13-14,17页

摘      要：使用一种新的Viterbi译码器设计方法来达到高速率、低功耗设计。在传统Viterbi译码器中,ACS(add-compare-select)单元是基于radix-2网格设计的,而这里将介绍一种新的ACS设计方法,即基于radix-4网格的ACS单元设计。每个这样的ACS单元将有4路输入,即在每个时钟周期能够处理两级传统的基于radix-2设计的两级网格。同时在这里的Viterbi译码器设计中采用了Top-To-Down设计思想,用Verilog语言来描述RTL电路层。并用QuartusII软件进行电路仿真和综合。用本算法在33.333MHz时钟下实观在Altera公司的APEX20KFPGA的64状态Viterbi译码器译码速率可达8Mbps以上,且仅占用很小的硬件资源。采用此方法设计的高速Viterbi解码器SoftIPCore可应用于需要高速,低功耗译码的多媒体移动通讯上。

主 题 词：Viterbi译码器 Radix-4 Verilog 

学科分类：080902[080902] 0809[工学-计算机类] 08[工学] 

D　O　I：10.3969/j.issn.1002-0802.2002.03.005

馆 藏 号：203182494...