条件推测性十进制加法器的优化设计

作     者：崔晓平 王书敏 刘伟强 董文雯 CUI Xiaoping;WANG Shumin;LIU Weiqiang;DONG Wenwen

作者机构：南京航空航天大学电子信息工程学院南京210016 

出 版 物：《电子与信息学报》 (Journal of Electronics & Information Technology)

年 卷 期：2016年第38卷第10期

页      码：2689-2694页

摘      要：随着商业计算和金融分析等高精度计算应用领域的高速发展,提供硬件支持十进制算术运算变得越来越重要,新的IEEE 754-2008浮点运算标准也添加了十进制算术运算规范。该文采用目前最佳的条件推测性算法设计十进制加法电路,给出了基于并行前缀/进位选择结构的条件推测性十进制加法器的设计过程,并通过并行前缀单元对十进制进位选择加法器进行优化设计。采用Verilog HDL对32 bit,64 bit和128 bit十进制加法器进行描述并在Model Sim平台上进行了仿真验证,在Nangate Open Cell 45nm标准工艺库下,通过Synopsys公司综合工具Design Compiler进行了综合。与现有的条件推测性十进制加法器相比较,综合结果显示该文所提出的十进制加法器可以提升12.3%的速度性能。

主 题 词：十进制加法 条件推测十进制加法 并行前缀 进位选择加法器 

学科分类：080903[080903] 0808[工学-自动化类] 0809[工学-计算机类] 08[工学] 

核心收录：

D　O　I：10.11999/JEIT151416

馆 藏 号：203194266...