基于FPGA的流水线单精度浮点数乘法器设计

作     者：彭章国 张征宇 王学渊 赖瀚轩 茆骥 Peng Zhangguo;Zhang Zhengyu;Wang Xueyuan;Lai Hanxuan;Mao Ji

作者机构：西南科技大学信息工程学院四川绵阳621010 中国空气动力研究与发展中心四川绵阳621000 

基　　金：国家自然科学基金(51475453) 国家自然科学基金(11472297) 

出 版 物：《微型机与应用》 (Microcomputer & Its Applications)

年 卷 期：2017年第36卷第4期

页      码：74-77,83页

摘      要：针对现有的采用Booth算法与华莱士(Wallace)树结构设计的浮点乘法器运算速度慢、布局布线复杂等问题,设计了基于FPGA的流水线精度浮点数乘法器。该乘法器采用规则的Vedic算法结构,解决了布局布线复杂的问题;使用超前进位加法器(Carry Look-ahead Adder,CLA)将部分积并行相加,以减少路径延迟;并通过优化的4级流水线结构处理,在Xilinx~ISE 14.7软件开发平台上通过了编译、综合及仿真验证。结果证明,在相同的硬件条件下,本文所设计的浮点乘法器与基4-Booth算法浮点乘法器消耗时钟数的比值约为两者消耗硬件资源比值的1.56倍。

主 题 词：浮点乘法器 超前进位加法器 华莱士树 流水线结构 Vedic算法 Booth算法 

学科分类：08[工学] 081201[081201] 0812[工学-测绘类] 

D　O　I：10.19358/j.issn.1674-7720.2017.04.022

馆 藏 号：203215882...