基于FPGA的DDS信号发生器设计

作     者：贺军义 蒋坚 李男男 He Junyi;Jiang Jian;Li Nannan

作者机构：河南理工大学计算机科学与技术学院河南焦作454000 

基　　金：博士基金项目(60907023) 高校重点项目基金(15A520001) 

出 版 物：《计算机测量与控制》 (Computer Measurement &Control)

年 卷 期：2017年第25卷第2期

页      码：231-233,237页

摘      要：在FPGA芯片实现的DDS信号发生器已有一定的应用范围,为获得较宽的频率输出范围,一般需要存储相当数量的波形离散值,占用大量的芯片逻辑资源;这篇文章研究在存储较少量的波形离散值的情况下,通过对系统时钟进行分频,减小输出频率最小值,同时提高在低频处的频率分辨率,通过设定频率控制字为存储离散值个数的约数,保证输出波形重构良好、频率失真度低,节约芯片资源;该设计方案可输出多种波形,其中方波占空比亦可调节,将幅度调节设计在模拟运放电路中,可对幅度进行连续调节;整体设计软件化、模块化,易于调整和扩展;经验证,本设计方案可行,达到预期效果,有一定的工程指导意义和实用价值。

主 题 词：DDS FPGA Verilog HDL 分频 

学科分类：0711[理学-心理学类] 07[理学] 081104[081104] 08[工学] 0811[工学-水利类] 071102[071102] 081103[081103] 

D　O　I：10.16526/j.cnki.11-4762/tp.2017.02.063

馆 藏 号：203216023...