低成本PLL倍频器的ASIC设计

作     者：马芝 

作者机构：国家集成电路设计深圳产业化基地 

出 版 物：《中国集成电路》 (China lntegrated Circuit)

年 卷 期：2005年第14卷第12期

页      码：40-43页

摘      要：该芯片是采用最廉价的方式实现从一个低成本的石英晶振输入产生一个高质量的、高频率的时钟输出.利用锁相环(PLL)技术,采用低成本的CMOS加工工艺加工成价格低廉的ASIC.该芯片可实现高至160MHz的频率输出,并通过可编程的方式调整片上ROM,可获得多种不同的倍频比例,输出多种不同的频率值,芯片设有时钟输出使能端,可方便的与MCU系统相配合.

主 题 词：锁相环(PLL) ASIC设计 倍频器 成本 时钟输出 工艺加工 MCU系统 石英晶振 CMOS 频率输出 

学科分类：080902[080902] 0809[工学-计算机类] 08[工学] 

D　O　I：10.3969/j.issn.1681-5289.2005.12.011

馆 藏 号：203217795...