一种应用于TDC的低抖动延迟锁相环电路设计

作     者：吴金 张有志 赵荣琦 李超 郑丽霞 WU Jin;ZHANG You-zhi;ZHAO Rong-qi;LI Chao;ZHENG Li-xia

作者机构：东南大学无锡分校江苏无锡214135 东南大学集成电路学院江苏南京210096 

基　　金：江苏省自然科学基金(No.BK2012559) 中央高校基本科研业务费专项资金资助 江苏省普通高校研究生科研创新计划资助项目(No.SJLX15_0098) 

出 版 物：《电子学报》 (Acta Electronica Sinica)

年 卷 期：2017年第45卷第2期

页      码：452-458页

摘      要：本文采用双延迟线和防错锁控制结构,结合对电荷泵等关键模块版图对称性的匹配控制,设计了一种针对(Time-to-Digital Converter,TDC)应用的宽动态锁定范围、低静态相位误差延迟锁相环(Delay-Locked Loop,DLL)电路.基于TSMC 0.35μm CMOS工艺,完成了电路的仿真和流片验证.测试结果表明,DLL频率锁定范围为40MHz-200MHz;静态相位误差161ps@125MHz;在无噪声输入的理想时钟驱动下,200MHz频率点下的峰-峰值抖动最大为85.3ps,均方根抖动最大为9.44ps,可满足亚纳秒级时间分辨的TDC应用需求.

主 题 词：延迟锁相环 时间数字转换器 静态相位误差 宽动态范围 时钟抖动 

学科分类：0808[工学-自动化类] 0809[工学-计算机类] 08[工学] 081201[081201] 0812[工学-测绘类] 

核心收录：

D　O　I：10.3969/j.issn.0372-2112.2017.02.026

馆 藏 号：203218033...