一种高并行度的H.264帧内预测器的VLSI设计

作     者：杨晨 李树国 YANG Chen;LI Shu-guo

作者机构：清华大学微电子学研究所北京100084 

基　　金：国家自然科学基金项目(60276016 60476015) 清华大学校基础基金项目(JC2003059) 部委基金资助项目(GJ0061) 

出 版 物：《微电子学与计算机》 (Microelectronics & Computer)

年 卷 期：2006年第23卷第12期

页      码：111-114,117页

摘      要：分析了帧内预测的17种模式,对于每个4×4大小块的16个像素点的不同模式的预测公式之间的相同运算,采用数字强度缩减的方法去除计算的冗余,提出了一种高并行度的帧内预测器,可以每个时钟周期处理16个像素点的预测值。基于SMIC0.18μm工艺,用verilog对该设计进行了VLSI实现,综合后的电路的关键路径最大时延为10ns,电路规模不超过1.4万门,数据吞吐率可以达到1600Msamples/s。从实现结果来看,与采用可重构方法的设计相比,该设计在相同的并行度下减小了电路面积,简化了控制逻辑。

主 题 词：集成电路设计 帧内预测 数字强度缩减 并行处理 

学科分类：08[工学] 081202[081202] 0812[工学-测绘类] 

D　O　I：10.3969/j.issn.1000-7180.2006.12.032

馆 藏 号：203234413...