容工艺偏差的低偏斜层次化时钟网络设计

作     者：王晓 柯希明 WANG Xiao;KE XiMing

作者机构：国家高性能集成电路设计中心上海201204 

基　　金：国家科技重大专项"核高基"(批准号:2013ZX01028-001-001)资助 

出 版 物：《中国科学：信息科学》 (Scientia Sinica(Informationis))

年 卷 期：2015年第45卷第4期

页      码：548-559页

摘      要：针对超深亚微米工艺出现的新特点,基于对称"H树"型全局时钟网络加区域化的"Mesh"时钟网格的混合时钟结构,实现了不同于传统全局Mesh结构的树形驱动本地网格层次化时钟分布网络.实验表明,该网络具有极低的偏斜和高工艺偏差容忍度,其总的时钟偏斜可控制在10 ps以内,其时钟偏斜随工艺变化值与设计值的偏差在10%的数量级上,极有利于高性能微处理器处理核心的时序设计.

主 题 词：H树 Mesh 时钟分布网络 时钟偏斜 工艺偏差容忍度 

学科分类：08[工学] 081201[081201] 0812[工学-测绘类] 

核心收录：

D　O　I：10.1360/N112014-00297

馆 藏 号：203243484...