一种快速锁定双环路CPPLL的设计

作     者：谢长生 于宗光 蒋琦 王德龙 胡凯 Xie Changsheng Yu Zongguang Jiang Qi Wang Delong Hu Kai

作者机构：无锡中微亿芯有限公司无锡214072 中国电子科技集团公司第五十八研究所无锡214035 

基　　金：国家科技重大专项资助项目(2015ZX01018101-005) 

出 版 物：《微处理机》 (Microprocessors)

年 卷 期：2017年第38卷第3期

页      码：1-7页

摘      要：在FPGA芯片的发展中,为实现FPGA强大的功能和性能,在FPGA芯片上内置灵活、性能良好的锁相环来进行时钟管理。基于上述需求设计了一款应用于FPGA中的锁相环电路,该电路主体结构采用的是数模混合的三阶电荷泵锁相环电路,通过采用双环路和动态调节CP输出电流的电路结构扩大了输出时钟的频率输出范围、降低相位噪声、缩短PLL锁定时间,设计出的芯片功能和性能有了明显提高。

主 题 词：FPGA器件 锁相环 电荷泵锁相环 双环路 快速锁定 相位噪声 

学科分类：080903[080903] 0809[工学-计算机类] 08[工学] 

D　O　I：10.3969/j.issn.1002-2279.2017.03.001

馆 藏 号：203255006...