一种采用FPGA实现CORTEX-M0 IP核验证的方法

作     者：陈大科 CHEN Da-ke

作者机构：连云港杰瑞电子有限公司江苏连云港222006 

出 版 物：《微电子学与计算机》 (Microelectronics & Computer)

年 卷 期：2018年第35卷第3期

页      码：135-139页

摘      要：根据ARM处理器高性能总线(Advanced High performance Bus)接口协议,设计了可综合32位/16位存储器以及I/O接口RTL代码,替代Cortex-M0试用版(cortex_m0_designstart)中的行为级存储器接口代码.能够在FPGA上构建一个具有存储器架构及I/O读取功能的完整嵌入式系统,满足对Cortex-M0进行系统级快速功能验证的需求.给出了存储器接口及I/O设计方法和代码,并在Altera公司的EP3C40器件上进行了验证,硬件资源为逻辑单元7 688个,存储单元17 408bit.

主 题 词：CORTEX-M0软核 FPGA 状态机 存贮接口 

学科分类：08[工学] 081101[081101] 0811[工学-水利类] 081102[081102] 

D　O　I：10.19304/j.cnki.issn1000-7180.2018.03.028

馆 藏 号：203282909...