基于FPGA数字延迟单元的实现和比较

作     者：邱有刚 黄建国 李力 Qiu Yougang;Huang Jianguo;Li Li

作者机构：电子科技大学自动化工程学院成都611731 

出 版 物：《电子测量技术》 (Electronic Measurement Technology)

年 卷 期：2011年第34卷第9期

页      码：65-68页

摘      要：提出了基于FPGA的数字延迟线(DDL)设计的3种方法,并分析了各自的优缺点和适用范围。在AlteraQuartus II开发平台上采用Verilog HDL语言和其自带的IP CORE分别实现了3种数字延迟线的设计,借助于QuartusⅡ集成开发环境中提供的SignalTapⅡ嵌入式逻辑分析仪进行仿真和验证,最后运用多踪示波器观察了PCB板的实际波形输出。试验结果表明,三种方法都可以实现数字延迟线,且设计相对简单,延时精度高,工作稳定可靠。

主 题 词：数字延迟线 VerilogHDL FPGA SignalTapⅡ 

学科分类：08[工学] 081101[081101] 0811[工学-水利类] 081102[081102] 

D　O　I：10.3969/j.issn.1002-7300.2011.09.017

馆 藏 号：203287856...