应用于SoC的全数字锁相环ASIC设计

作     者：季轩 毛陆虹 王子青 王峥 陈力颍 JI Xuan;MAO Lu-hong;WANG Zi-qing;WANG Zheng;CHEN Li-ying

作者机构：天津大学电子信息工程学院天津300072 

基　　金：863计划重大项目(2008AA04A102) 国家科技重大专项(2010ZX03007-002-03) 

出 版 物：《电路与系统学报》 (Journal of Circuits and Systems)

年 卷 期：2011年第16卷第5期

页      码：8-13页

摘      要：设计了一种全数字锁相环(All-Digital PLL)。该锁相环中环形数控振荡器由使能单元构成,且环形结构分为粗调和精调两部分,具有锁定范围宽、锁定精度高、功耗低的特点,且捕获范围可以根据需要进一步拓宽。本设计基于CMOS标准单元,所有子模块均采用可综合的Verilog HDL代码描述,利于不同工艺间的移植,设计周期和复杂度大大降低。该全数字锁相环可以产生不同频率的高精度时钟信号,作为IP嵌入SoC系统。

主 题 词：全数字锁相环 数控振荡器 标准单元 IP核 Verilog HDL 

学科分类：080903[080903] 0809[工学-计算机类] 08[工学] 

核心收录：

D　O　I：10.3969/j.issn.1007-0249.2011.05.002

馆 藏 号：203294111...